グランドレベルプリチャージと非昇圧ワード線を用いた1Gb SDRAMの開発
スポンサーリンク
概要
- 論文の詳細を見る
本論文では1Gb SDRAM に用いられたキーテクノロジについて述べる。本DRAMは、非昇圧2.1Vワード線アーキテクチャを可能にするネガティブワード線リセット方式を用いたグランドレベルプリチャージ方式という新しいセル動作コンセプトに基づいて設計されている。消費電流も通常のVcc/2プリチャージ方式に比べて少ない。さらに、我々は±20psの量子化誤差を実現する高精度DLLも合わせて開発した。
- 1998-05-21
著者
-
田口 眞男
富士通株式会社第4システムlsi事業部
-
田口 眞男
Spansion Japan
-
田口 眞男
富士通(株)半導体第二事業本部dram開発部
-
石井 祐樹
富士通(株)dram事業部
-
横山 雄二
富士通(株)dram事業部
-
壷井 修
富士通(株)電子デバイス事業推進本部プロセス開発部
-
東保 充洋
富士通VLSI株式会社第2LSI開発部
-
江渡 聡
富士通(株)DRAM事業部
-
松宮 正人
富士通(株)DRAM事業部
-
瀧田 雅人
富士通(株)DRAM事業部
-
中村 俊和
富士通(株)DRAM事業部
-
川畑 邦範
富士通(株)DRAM事業部
-
加納 英樹
富士通(株)DRAM事業部
-
北本 綾子
富士通(株)DRAM事業部
-
池田 稔美
富士通(株)DRAM事業部
-
古賀 徹
富士通(株)DRAM事業部
-
芹沢 裕司
富士通(株)DRAM事業部
-
板橋 和夫
富士通(株)DRAM事業部
-
壷井 修
富士通(株)dram事業部
関連論文
- 800MHz DDR-FCRAM対応位相積算型アナログDLL
- チップ間高速信号伝送用イコライズ技術
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- Partial Response Detectionによるメモリ-プロセッサ間の低消費電力高速信号伝送方式
- 低電圧動作におけるDRAMセンスアンプ駆動方式
- 独立冗長セルアレイ方式を採用した256Mb DRAM
- 256メガビットDRAMの回路技術
- グランドレベルプリチャージと非昇圧ワード線を用いた1 Gb SDRAMの開発
- グランドレベルプリチャージと非昇圧ワード線を用いた1Gb SDRAMの開発
- 新メモリとSOC、今何をすべきか? : 混載メモリの課題と展望(新メモリ技術とシステムLSI)
- 300MHz/1V動作0.8μm SIMOX/CMOS PLLシンセサイザ
- 300MHz/1V動作0.8μm SIMOX/CMOS PLLシンセサイザ
- チップ間高速信号伝送用イコライズ技術
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- レジスター制御型DLLを搭載した256Mb SDRAM
- 高速・低消費電力DRAMのためのビット線をプリチャージしないセンス方式
- 高速・低消費電力DRAMのためのビット線をプリチャージしないセンス方式
- 高速・低消費電力DRAMのためのビット線をプリチャージしないセンス方式
- 高速メモリーバス用小振幅インターフェース回路の検討
- 基準電圧の選択幅が広い入力バッファ回路
- チップ間信号伝送技術
- 500MHzパイプライン動作の1Mb-CMOS-SRAM
- 薄膜a-Siスルーチャネルドーピングを用いたMOSFETの回路性能への影響
- 加速線源を用いたSRAMソフトエラー評価におけるデバイス内分布
- 高抵抗負荷型相似セルを用いたソフトエラー評価
- 非接触メモリーカードの待機電力削減のための誘導結合型ウェイクアップトランシーバ(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 方向性結合器を用いた携帯機器用途向け0.15mm厚非接触コネクタ(低電圧/低消費電力技術,新デバイス・回路とその応用)