256メガビットDRAMの回路技術

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概要

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• コラム系の主要回路に高速化技術を適用し,ハンバンド・メモリーへの対応を可能とした256メガビットDRAMを試作した。ダイレクト・センシング型のコラム選択ゲートには,より面積占有率の少ない回路を用い,階層化データバスの最適分割とカレントミラー負荷型差動増幅器のコモンモード入力電位の改善により,チップ面積の増大を抑えながら読みだし動作の高速化を達成した。入出力部分はLVTTLとCTTを回路的に共有させ,必要に応じてインピーダンス整合線路を利用した入出力が行えるようにした。蓄積電極には5枚フィンのスタックトキャパシタを採用し,20fFの蓄積容量を得た。

• 社団法人電子情報通信学会の論文
• 1993-05-27

著者

• 田口 眞男

  富士通株式会社第4システムlsi事業部

• 田口 眞男

  Spansion Japan

• 相川 忠雄

  富士通株式会社第4システムLSI事業部

• 内田 敏也

  富士通半導体第2事業本部

• 内田 敏也

  富士通第二LSI設計統括部

• 田口 眞男

  富士通第二LSI設計統括部

• 大西 康弘

  富士通第二LSI設計統括部

• 高瀬 利貴雄

  富士通第二LSI設計統括部

• 相川 忠雄

  富士通第二LSI設計統括部

• 山口 秀策

  富士通第二LSI設計統括部

• 山口 秀策

  富士通株式会社LSI商品事業本部DRAM事業部

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