レジスター制御型DLLを搭載した256Mb SDRAM
スポンサーリンク
概要
- 論文の詳細を見る
システムの動作を高速にするため、DRAMの高速化が必要である。このときクロックサイクルタイムの縮小を図りつつ、有効データウインドウを十分に確保しなければならない。この要求を実現するため、我々は「レジスター制御型DLL(RDLL)」と名付けた新しいDLL回路を搭載した256Mb-SDRAMを開発した。この回路を使いクロックアクセスタイム1nsを実現した。更に、低電圧下での動作マージン確保のため、センスアンプトランジスタとレイアウト設計を工夫し動作安定性の向上を図った。セル構造はリソグラフィーが容易で工程数が少ない、新しいシリンダー型スタックトキャパシターセルを実現した。
- 1997-05-22
著者
-
田口 眞男
富士通株式会社第4システムlsi事業部
-
田口 眞男
Spansion Japan
-
田口 眞男
富士通株式会社 半導体第2事業本部
-
相川 忠雄
富士通株式会社第4システムLSI事業部
-
河野 通有
富士通株式会社
-
岡島 義憲
富士通株式会社
-
西村 幸一
富士通株式会社lsi商品事業本部dram事業部
-
望月 裕彦
富士通株式会社LSI商品事業本部DRAM事業部
-
畠山 淳
富士通株式会社LSI商品事業本部DRAM事業部
-
瀧田 雅人
富士通株式会社LSI商品事業本部DRAM事業部
-
藤岡 伸也
富士通株式会社LSI商品事業本部DRAM事業部
-
山口 秀策
富士通株式会社LSI商品事業本部DRAM事業部
-
兒嶋 秀之
富士通株式会社LSI商品事業本部DRAM事業部
-
水谷 和宏
富士通株式会社LSI商品事業本部DRAM事業部
-
瀧田 雅人
富士通(株)DRAM事業部
-
河野 通有
富士通株式会社デバイス技術統括部
-
水谷 和宏
富士通株式会社
関連論文
- 800MHz DDR-FCRAM対応位相積算型アナログDLL
- チップ間高速信号伝送用イコライズ技術
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- Partial Response Detectionによるメモリ-プロセッサ間の低消費電力高速信号伝送方式
- 低電圧動作におけるDRAMセンスアンプ駆動方式
- 独立冗長セルアレイ方式を採用した256Mb DRAM
- 256メガビットDRAMの回路技術
- グランドレベルプリチャージと非昇圧ワード線を用いた1 Gb SDRAMの開発
- グランドレベルプリチャージと非昇圧ワード線を用いた1Gb SDRAMの開発
- 新メモリとSOC、今何をすべきか? : 混載メモリの課題と展望(新メモリ技術とシステムLSI)
- チップ間高速信号伝送用イコライズ技術
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- Large Signal Sensing Schemeによる8Mbit SRAMマクロ(VSLI一般(ISSCC'03関連特集))
- レジスター制御型DLLを搭載した256Mb SDRAM
- 高速メモリーバス用小振幅インターフェース回路の検討
- シンクリンクDRAMのインターフェイス技術
- 低電圧対応BiCMOSの高速化と寿命予測
- 256MDRAM用シリンダー型セルの開発
- 3.3V/5.0V共用内部降圧回路
- 基準電圧の選択幅が広い入力バッファ回路
- 薄膜a-Siスルーチャネルドーピングを用いたMOSFETの回路性能への影響
- 加速線源を用いたSRAMソフトエラー評価におけるデバイス内分布
- 高抵抗負荷型相似セルを用いたソフトエラー評価
- 非接触メモリーカードの待機電力削減のための誘導結合型ウェイクアップトランシーバ(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 方向性結合器を用いた携帯機器用途向け0.15mm厚非接触コネクタ(低電圧/低消費電力技術,新デバイス・回路とその応用)