高速メモリーバス用小振幅インターフェース回路の検討
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概要
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SDRAMなどの高速メモリ用入出力回路を検討した。容量性負荷を前提とするTTLインターフェースでは、信号の高速化とともに負荷容量が増大するので、終端抵抗をつけることが100MHz以上の信号伝送には必須である。このため、GTL,CTTなどの提案されている方式を、テストデバイスを作製して実験的に調査した。GTLでは、周波数が高くなるにつれハイレベルが出なくなり、現行規格には問題があることを指摘した。この原因は、整合条件からはずれた部分でおこる信号の反射であることを解明した。これに対し、プッシュ・プル出力回路をもつT-LVTTL方式を提案し、高速信号伝送に適していることを示した。
- 社団法人電子情報通信学会の論文
- 1993-11-26
著者
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田口 眞男
富士通株式会社第4システムlsi事業部
-
田口 眞男
Spansion Japan
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小泉 健夫
富士通
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田口 眞男
富士通第2LSI設計統括部
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江渡 聡
富士通第2LSI設計統括部
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竹前 義博
富士通第2LSI設計統括部
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斎藤 精一
富士通共通技術部
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松井 範幸
富士通共通技術部
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高村 茂
富士通共通技術部
-
小泉 健夫
富士通共通技術部
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江渡 聡
富士通(株)DRAM事業部
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