独立冗長セルアレイ方式を採用した256Mb DRAM
スポンサーリンク
概要
- 論文の詳細を見る
小面積で、高い救済効率を持つ「独立冗長セルアレイ方式」を採用した256Mb-DRAMを開発した。冗長セルアレイは、どのブロックに発生した不良をも置き換えられるように、ノーマルセルアレイからは独立して配置されており、専用のデータ増幅回路を持つ。また、複数あるDQのうちの一部のみを置き換える構成とし、冗長単位の面積を必要最小限に抑えている。さらに、冗長セルアレイを2系統用意して、同一活性化領域に2個欠陥が発生した場合にも対処可能とするとともに、冗長セルアレイに欠陥が発生した場合にも冗長不能に陥らないようにした。
- 社団法人電子情報通信学会の論文
- 1994-12-15
著者
-
田口 眞男
富士通株式会社第4システムlsi事業部
-
田口 眞男
Spansion Japan
-
相川 忠雄
富士通株式会社第4システムLSI事業部
-
畠山 淳
富士通半導体第2事業本部
-
松宮 正人
富士通半導体第2事業本部
-
内田 敏也
富士通半導体第2事業本部
-
相川 忠雄
富士通半導体第2事業本部
-
藤岡 伸也
富士通半導体第2事業本部
-
山口 秀策
富士通半導体第2事業本部
-
古賀 誠
富士通半導体第2事業本部
-
田口 眞男
富士通半導体第2事業本部
-
畠山 淳
富士通株式会社LSI商品事業本部DRAM事業部
-
藤岡 伸也
富士通株式会社LSI商品事業本部DRAM事業部
-
山口 秀策
富士通株式会社LSI商品事業本部DRAM事業部
-
松宮 正人
富士通(株)DRAM事業部
関連論文
- 800MHz DDR-FCRAM対応位相積算型アナログDLL
- チップ間高速信号伝送用イコライズ技術
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- Partial Response Detectionによるメモリ-プロセッサ間の低消費電力高速信号伝送方式
- 低電圧動作におけるDRAMセンスアンプ駆動方式
- 独立冗長セルアレイ方式を採用した256Mb DRAM
- 256メガビットDRAMの回路技術
- グランドレベルプリチャージと非昇圧ワード線を用いた1 Gb SDRAMの開発
- グランドレベルプリチャージと非昇圧ワード線を用いた1Gb SDRAMの開発
- 新メモリとSOC、今何をすべきか? : 混載メモリの課題と展望(新メモリ技術とシステムLSI)
- チップ間高速信号伝送用イコライズ技術
- 高速DRAM用500MHz動作ノンプリチャージド・データバス方式の開発
- ±60ps位相合わせ精度の高速DRAM用多位相出力デジタル制御DLL
- レジスター制御型DLLを搭載した256Mb SDRAM
- 高速メモリーバス用小振幅インターフェース回路の検討
- 3.3V/5.0V共用内部降圧回路
- 基準電圧の選択幅が広い入力バッファ回路
- 500MHzパイプライン動作の1Mb-CMOS-SRAM
- 薄膜a-Siスルーチャネルドーピングを用いたMOSFETの回路性能への影響
- 加速線源を用いたSRAMソフトエラー評価におけるデバイス内分布
- 高抵抗負荷型相似セルを用いたソフトエラー評価
- 非接触メモリーカードの待機電力削減のための誘導結合型ウェイクアップトランシーバ(メモリ(DRAM,SRAM,フラッシュ,新規メモリ)技術)
- 方向性結合器を用いた携帯機器用途向け0.15mm厚非接触コネクタ(低電圧/低消費電力技術,新デバイス・回路とその応用)