500MHzパイプライン動作の1Mb-CMOS-SRAM

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概要

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ランダムRead/Writeパイプライン動作可能な1Mbit (32 Kword×32bit)シンクロナスCMOS-SRAMの回路技術を検討した。低消費電力、高周波数動作を実現するために、セルフタイムロジック方式、多階層ブロック選択アーキテクチャ、パルスワード線方式による低セルレシオ化、ビット線方向に短いセルレイアウトを提案した。これらの回路技術と、0.35μmルール、3層メタル配線を用いてSRAMを設計し、シミュレーションした結果、電源電圧2.5Vで、平均消費電力525mW、動作周波数500MHzが可能なことを確認した。
社団法人電子情報通信学会の論文
1996-05-23

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