高速・低消費電力DRAMのためのビット線をプリチャージしないセンス方式

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概要

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DRAMのランダムアクセスの高速化と低消費電力化を同時に実現した、ビット線をプリシャージしないNon-Precharged Bit-Line Sensing (NPBS)方式を提案する。また、この方式を利用して、システム上使用していない領域の消費電流を大幅に削減するInitial Same Data Write (ISDW)方式を提案する。0.28μmのCMOSプロセスにて30nsのランダムアクセスサイクルを実現するとともに、ビット線の充放電電流を従来比55%削減することができた。
社団法人電子情報通信学会の論文
1998-10-16

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