潜在的多様性を考慮したプログラマブルハードウェアの高位合成手法(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
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概要
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SoCの開発コスト増大と開発期間短縮に伴い,製造故障や設計誤りの製造後修正を可能とする技術の重要性が増している.最近になり,制御部分をプログラマブルにすることにより製造後修正を可能とするプログラマブルハードウェアアクセラレータが注目されている.既存設計手法では初期設計に最適化されたデータパスとプログラマブル制御回路を合成するため,修正後の性能については考慮していない.本稿では,製造後に起こりうる潜在的な設計修正後の性能歩留まりを最大化するようなプログラマブルハードウェアの合成手法を提案する.例題を用いた計算機実験により,小さい面積オーバーへッドで性能歩留まりを大幅に向上可能であることを示した.
- 2010-03-03
著者
-
藤田 昌宏
富士通研究所人工知能研究部
-
吉田 浩章
東京大学大規模集積システム設計教育研究センター
-
吉田 浩章
東北大学電気通信研究所
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業crest
-
吉田 浩章
東京大学大学院工学系研究科
-
吉田 浩章
東京大学システム設計教育研究センター(VDEC)
-
藤田 昌宏
東京大学システム設計教育研究センター(VDEC)
-
藤田 昌宏
埼玉大学大学院理工学研究科
-
吉田 浩章
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
富士通研
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