上位設計記述の解析を利用した製造後機能テストの効率化

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概要

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製造後の VLSI チップの機能テストでは、故障カバレッジを向上させるために、スキャンチェインを利用して構造テスト用のテストパタンが利用されることが多い。しかし、スキャン FF の値を任意に設定できる場合、実際の回路動作では起こり得ないテストパタンが含まれ、機能的に問題のないチップを不良品としてしまうオーバーテストの問題がある。本研究では、この問題を解決するために、上位設計において成り立つ制約を抽出し、それをテストパタン生成の際の制約として与える手法を提案する。提案手法によって、本来はチップの機能に影響を与えない故障のテストを除くことができる。いくつかの制約について、テストパタン生成の実験を行い、制約を与えない場合に比べて、故障カバレッジが減少することを示す。
2010-11-22

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