形式的検証を用いたプロセッサエラー回復機構の耐性評価手法の検討(検証技術,システム設計及び一般)
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概要
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プロセッサにおいてエラーが発生した場合,そこから正常な状態へ確実に復帰することが求められ,実際に様々なエラー回復機構が実装・提案されている。本稿では形式的検証を用いたプロセッサエラー回復機構の耐性評価手法の提案と評価結果の考察を行う.提案手法では,CLU(the logic of Counter Arithmetic with Lambda Expressions and Uninterpreted Functions)という論理を用いてエラー回復機構を備えたプロセッサをモデル化し,様々なエラー発生条件に対してエラー回復が正しく実行されるかをモデルチェッカにより検証する.実験を通して,リセットによるエラー回復機構をもつプロセッサモデルに対するエラー耐性の評価を行った.
- 2011-05-11
著者
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藤田 昌宏
富士通研究所人工知能研究部
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藤田 昌宏
東京大学大学院工学系研究科電子工学
-
松本 剛史
東京大学大規模集積システム設計教育研究センター
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
埼玉大学大学院理工学研究科
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター
-
藤田 昌宏
国立札幌病院
-
藤田 昌宏
富士通研
-
藤田 昌宏
東京大学、大規模集積システム設計教育研究センター
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター|科学技術振興機構戦略的創造研究推進事業crest
-
清水 修一
東京大学大学院工学系研究科電気系工学専攻
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター(VDEC):科学技術振興機構戦略的創造研究推進事業CREST
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