ハードウェアデバッグ支援のためのエラー入出力トレースの上位レベル設計における再現手法(高位レベルテスト・検証,VLSI設計とテスト及び一般)
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概要
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LSIの大規模化・複雑化において、製造後デバッグが生産性向上のボトルネックとなってきている。製造後デバッグは従来では主にRTLシミュレーションによって行われてきたが、RTLでは遅いシミュレーション速度のため十分な検討が不可能な場合が多い。本研究では、チップで得られた入出力トレースを、上位の動作レベル設計記述に適用できるように再現し、上位でデバッグを行うための入出力トレース再現手法を提案する。デバッグの領域を上位に持ち上げることによって、高い可読性や設計記述量の低減などの利点が得られ、デバッグ効率を向上できる。また、例題設計を用いて提案手法の有効性を試した結果を示す。
- 2010-02-08
著者
-
藤田 昌宏
富士通研究所人工知能研究部
-
藤田 昌宏
東京大学大学院工学系研究科電子工学
-
李 蓮福
東京大学大学院工学系研究科電気系工学専攻
-
西原 佑
東京大学大学院工学系研究科電気系工学専攻
-
松本 剛史
東京大学大規模集積システム設計教育研究センター
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
国立札幌病院
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
富士通研
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