製造後デバッグのための入出力シーケンススライシング手法(設計/テスト/検証)
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概要
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LSIの大規模化・複雑化に伴い、製造後デバッグが生産性向上のボトルネックとなってきている。製造後デバッグでは、チップの内部信号の低い可観測性と非常に長い実行サイクル数の2点が最大の問題である。本研究では、ある実行における信号値同士の依存関係を計算し、ある出力値に影響を与える入力信号のタイミングを出力する回路を生成する手法を提案する。その回路を実行した結果として得られる入力値の数は、元の入力シーケンスに含まれる数より少なくなるため、デバッグ作業の効率化に有効であると期待できる。いくつかの例題に対する実験において、提案手法を実現するための回路を作成し、平均で元の回路の約4%の面積で実現できることを示した。
- 2010-06-18
著者
-
藤田 昌宏
富士通研究所人工知能研究部
-
藤田 昌宏
東京大学大学院工学系研究科電子工学
-
李 蓮福
東京大学大学院工学系研究科電気系工学専攻
-
松本 剛史
東京大学大規模集積システム設計教育研究センター
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
埼玉大学大学院理工学研究科
-
藤田 昌宏
国立札幌病院
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
富士通研
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