VLSI実設計に於ける形式的検証の適用
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概要
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VLSI実設計に於ける既存形式的検証技術の適用例を二つ報告する。まず,トップダウン設計に機能設計の構造を検証するために,モデルを作成して,満たすべき仕様をCTLという時相論理で表現し,モデルチェッキングを行う。これによって,設計初期段階で機能構造のアーキテクチャを検討するができることを述べる。また,膨大シミュレーションを必要とする設計ブロックを,状態遷移表現へ適切に抽象化して,形式的検証技術で簡単に検証できることを示す。最後に,実設計に形式的検証適用のポイントおよび将来改良すべき点について議論する。
- 社団法人電子情報通信学会の論文
- 1994-06-23
著者
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