吉田 浩章 | 東京大学大規模集積システム設計教育研究センター
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概要
関連著者
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吉田 浩章
東京大学大規模集積システム設計教育研究センター
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吉田 浩章
東京大学大学院工学系研究科
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藤田 昌宏
東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業crest
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吉田 浩章
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
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吉田 浩章
東北大学電気通信研究所
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藤田 昌宏
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
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藤田 昌宏
富士通研
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藤田 昌宏
富士通研究所人工知能研究部
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藤田 昌宏
埼玉大学大学院理工学研究科
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浅田 邦博
東京大学大学院工学系研究科電子工学専攻
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浅田 邦博
東京大学大学院工学系研究科
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池田 誠
東京大学大規模集積システム設計教育研究センター
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藤田 昌宏
東京大学大学院工学系研究科電子工学
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池田 誠
東京大学大学院工学系研究科
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浅田 邦博
東京大学大規模集積システム設計教育研究センター
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浅田 邦博
東京大学大規模集積システム設計教育研究センター(vdec):東京大学大学院工学系研究科電気系工学専攻
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藤田 昌宏
国立札幌病院
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浅田 邦博
東京大学 大学院 工学系研究科
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藤田 昌宏
東京大学大規模集積システム設計教育研究センター
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藤田 昌宏
東京大学、大規模集積システム設計教育研究センター
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藤田 昌宏
東京大学大規模集積システム設計教育研究センター|科学技術振興機構戦略的創造研究推進事業crest
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藤田 昌宏
東京大学大規模集積システム設計教育研究センター(VDEC):科学技術振興機構戦略的創造研究推進事業CREST
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山岡 寛明
東京大学大学院工学系研究科
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DE Kaushik
Zenasis Technologies, Inc.
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BOPPANA Vamsi
Zenasis Technologies, Inc.
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De Kaushik
Zenasis Technologies Inc.
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Boppana Vamsi
Zenasis Technologies Inc.
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吉田 浩章
東京大学システム設計教育研究センター(VDEC)
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藤田 昌宏
東京大学システム設計教育研究センター(VDEC)
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山岡 寛明
東京大学大学院 工学系研究科 電子工学専攻
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山下 茂
立命館大学情報理工学部
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谷田 英生
東京大学大学院工学系研究科電気系工学専攻
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小野 翔平
東京大学工学部電子情報工学科
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山下 茂
立命館大学
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池田 誠
東京大学 大学院 工学系研究科
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佐々木 昌浩
東京大学大規模集積システム設計教育研究センター
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中村 大輔
東京大学大学院工学系研究科
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小松 聡
東京大学大規模集積システム設計教育研究センター
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森下 賢志
東京大学工学部電子工学科
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池田 誠
(株)東芝電力・産業システム技術開発センター
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田川 貴聡
東京大学工学部電子工学科
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田川 貴聡
東京大学大学院工学系研究科電気系工学専攻
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小松 聡
東京大学 大規模集積システム設計教育研究センター
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村田 泰亮
東京大学大学院工学系研究科
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山岡 寛明
京大学大学院工学系研究科電子工学専攻
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池田 誠
京大学大学院工学系研究科電子工学専攻
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浅田 邦博
東京大学大規模集積システム設計教育研究センター(VDEC)
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吉田 浩章
東京大学大学院工学系研究科電子工学専攻
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池田 誠
東京大学大規模集積システム設計教育研究センター(VDEC)
著作論文
- 動的パッチ読み出し機構を備えた製造後機能修正可能アクセラレータ (画像工学)
- 動的パッチ読み出し機構を備えた製造後機能修正可能アクセラレータ (集積回路)
- 動的パッチ読み出し機構を備えた製造後機能修正可能アクセラレータ (信号処理)
- C-12-19 LSIの動作信頼性の向上に向けた実時間オンチップモニタリング機能の実装とその面積評価(C-12.集積回路,一般セッション)
- 準形式的モデル検査のハードウェア実装による高速化の検討(モデル・回路,組込技術とネットワークに関するワークショップETNET2008)
- 動的パッチ読み出し機構を備えた製造後機能修正可能アクセラレータ
- 潜在的多様性を考慮したプログラマブルハードウェアの高位合成手法(プログラマブルデバイスと設計技術,システムオンシリコンを支える設計技術)
- C-12-4 SoCのオンチップテストのためのプログラム環境(C-12.集積回路A(設計・テスト・実装技術),一般講演)
- 設計固有セルライブラリの自動生成手法(論理設計,デザインガイア2009-VLSI設計の新しい大地)
- Increasing yield using partially-programmable circuits (VLSI設計技術)
- Increasing yield using partially-programmable circuits (ディペンダブルコンピューティング)
- チップ内プログラマブル配線向け形式的検証手法(暗号処理回路,システムオンシリコンを支える設計技術)
- 仮想マルチプロセッサモデルに基づく高速SoCプロトタイピング手法(高位設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 仮想マルチプロセッサモデルに基づく高速SoCプロトタイピング手法(高位設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 高性能SoCプロトタイプのFPGA実装方式の検討(論理設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 高性能SoCプロトタイプのFPGA実装方式の検討(論理設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 発見的手法に基づくスケーラブルなインクリメンタル高位合成(高位設計1,デザインガイア2010-VLSI設計の新しい大地-)
- 発見的手法に基づくスケーラブルなインクリメンタル高位合成(高位設計1,デザインガイア2010-VLSI設計の新しい大地-)
- インクリメンタル高位合成に向けた設計記述間差分の計算手法 (ディペンダブルコンピューティング)
- インクリメンタル高位合成に向けた設計記述間差分の計算手法 (コンピュータシステム)
- 2入力論理セルを有するPLAのための論理合成手法
- 2入力論理セルを有するPLAのための論理合成手法
- インクリメンタル高位合成に向けた設計記述間差分の計算手法
- インクリメンタル高位合成に向けた設計記述間差分の計算手法
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 高速トランジスタ配置を用いたしセル内寄生見積もり手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 高速トランジスタ配置を用いたセル内寄生見積もり手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 高速トランジスタ配置を用いたセル内寄生見積もり手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 高速トランジスタ配置を用いたセル内寄生見積もり手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 2入力論理セルを有する2線式PLA
- 2入力論理セルを有する2線式PLA
- 動作レベル・レジスタ転送レベル混在設計記述向け高位合成手法(動作レベル設計と配線手法,システムオンシリコンを支える設計技術)