2入力論理セルを有するPLAのための論理合成手法
スポンサーリンク
概要
- 論文の詳細を見る
本論文では, 2入力論理セルを有するPLAのための論理合成手法を提案する.2入力論理セルを有するPLAは, ラッチ型センスアンプおよび寄生容量間の電荷分配を利用することによって高速動作および低消費電力を実現している.さらに, 従来のAND/OR平面におけるAND/ORセルを任意の2入力論理セルに置き換えることが可能になっている.よって従来のPLAに比べて論理関数を効率的に実現することができる.提案手法は, 新たな2入力論理関数抽出手法に基づいており, また多値論理合成やファクタリングといった既存のアルゴリズムを最大限利用しているため, 簡単な実装および高速な計算を可能にしている.また提案手法の例題に対する計算機実験の結果を示す.
- 2001-11-28
著者
-
浅田 邦博
東京大学大学院工学系研究科電子工学専攻
-
吉田 浩章
東京大学大規模集積システム設計教育研究センター
-
吉田 浩章
東京大学大学院工学系研究科
-
山岡 寛明
東京大学大学院工学系研究科
-
山岡 寛明
京大学大学院工学系研究科電子工学専攻
-
池田 誠
京大学大学院工学系研究科電子工学専攻
-
浅田 邦博
東京大学大学院工学系研究科
関連論文
- スキューを用いた高精度の光位置センサー(高機能イメージセンシングとその応用)
- 行並列二分木探索回路による高速3次元距離計測イメージセンサ(固体撮像技術)
- CMOSイメージセンサのための多層配線層における光透過率の解析
- フィードバック制御を用いた時間差増幅回路(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- PMOS/NMOSのプロセスばらつきを独立に検出するためのリング型バッファチェインを用いたオンチップモニタ(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- C-12-72 適応型行並列走査三次元イメージセンサ(C-12.集積回路,一般セッション)
- システムLSIにおける電源線雑音の測定・低減手法(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- D-11-67 実時間三次元画像取得システム実現のための高速なセンサ制御・データ転送 FPGA の設計と評価
- C-12-11 細粒度自己同期式パイプライン設計のためのダイナミック回路(C-12.集積回路,一般セッション)
- C-12-19 LSIの動作信頼性の向上に向けた実時間オンチップモニタリング機能の実装とその面積評価(C-12.集積回路,一般セッション)
- C-12-16 差動遅延素子を用いたカスケード型時間増幅器(C-12.集積回路,一般セッション)
- C-12-62 Time-of-Flight法に向けたMAGFETの試作及び検討(C-12.集積回路,一般セッション)
- A-1-11 低EMI自己同期高速伝送インターフェイス(A-1.回路とシステム,一般講演)
- 大規模集積システム設計教育研究センターによるVLSI設計教育・研究の支援
- VLSI設計教育研究センターを利用した教育
- 大学におけるVLSIチップ試作
- VLSI 設計教育の現状と将来
- 変調光検波による画像認識支援カラーイメージセンサ
- 行並列探索回路による高速3次元形状計測イメージセンサ
- 行並列探索回路による高速3次元形状計測イメージセンサ(アナログ・ディジアナ・センサ,通信用LSI)
- 複合現実感応用に向けた高速・低輝度IDビーコン検出イメージセンサ(ヒューマンインタフェースとバーチャルリアリティ)
- スマートセンサを用いた光切断法による任意視点三次元画像計測手法
- 光切断法による高精細・実時間3次元撮像システム(インテリジェントセンシングのためのデバイス・システム)
- 複数IPコア回路におけるスリーププブロックの寄生容量を用いたチップ内電源共振雑音低減手法(低電圧/低消費電力技術,新デバイス・回路とその応用)
- 複数IPコア回路におけるスリープブロックの寄生容量を用いたチップ内電源共振雑音低減手法(要素回路技術,低電圧/低消費電力技術,新デバイス・回路とその応用)
- マイクロプロセッサにおけるデータバス信号系列の統計的解析および擬似データ生成モデルの提案
- ディジタルアシストアナログ回路向けの自動テスト生成フレームワーク(システム設計と高位・論理設計,物理設計及び一般)
- 実装技術の時代
- 大規模集積システム設計教育研究センターの構想と今後の展開
- 実装技術が与える回路設計へのインパクト
- PMOS/NMOSのプロセスばらつきを独立に検出するためのリング型バッファチェインを用いたオンチップモニタ(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- C-12-4 SoCのオンチップテストのためのプログラム環境(C-12.集積回路A(設計・テスト・実装技術),一般講演)
- 充足可能性判定を利用した最適コード生成手法
- C-12-39 インバータチェーンを用いたパルス幅メモリ(C-12.集積回路,一般セッション)
- C-12-33 時間差増幅器を用いた高解像度時間差ディジタル変換器(センサ・3次元撮像素子,C-12.集積回路,一般セッション)
- A-1-19 スキューを用いた高精度の光学的ポジションセンサー(A-1.回路とシステム,一般セッション)
- B-5-34 ばらつきに強い近接トランシーバー回路(B-5.無線通信システムA(移動通信),一般セッション)
- di/dt検出回路を用いた基板ノイズ低減の最適化(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- di/dt検出回路を用いた基板ノイズ低減の最適化(チップ・パッケージ・ボードにおけるパワーインテグリティの設計評価,LSIシステムの実装・モジュール化・インタフェース技術、テスト技術、一般)
- C-12-22 複数di/dt検出回路を用いた基板ノイズ低減手法(C-12.集積回路C(アナログ),一般講演)
- di/dt検出回路を用いたアクティブ基板ノイズ低減回路の検討(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- di/dt検出回路を用いたアクティブ基板ノイズ低減回路の検討(LSIシステムの実装・モジュール化・インタフェース技術,テスト技術,一般)
- di/dt検出回路を用いたアクティブ基板ノイズ低減回路の検討
- di/dt検出回路を用いたアクティブ基板ノイズ低減回路の検討
- 連想プロセッサによる三次元モデリング手法 (情報センシング コンシューマエレクトロニクス)
- C-12-6 2線式ドミノ回路による終了検出型マイクロコントローラの設計(C-12.集積回路B(ディジタル),一般講演)
- リジェネレイティブ・パストランジスタ・ロジックを用いた3.3ns8x8bit並列乗算器
- 低消費電力チップインタフェースのための適応型コード帳符号化方式の回路評価
- 適応型コード帳符号化による低消費電力チップインタフェースの検討
- 終了予測加算器の設計
- A-3-9 Read-Once接点回路網合成手法(A-3.VLSI設計技術,一般講演)
- 動的電圧制御をする自己同期型プロセッサ(システムオンシリコン設計技術並びにこれを活用したVLSI)
- 動的電圧制御をする自己同期型プロセッサ(システムオンシリコン設計技術並びにこれを活用したVLSI)
- C-12-23 小面積ディジタルプロセスばらつきモニタの特性評価(ばらつき補償・次世代回路,C-12.集積回路,一般セッション)
- A-3-15 セルレイアウトに対する光学パターン転写工程のばらつき耐性評価(A-3.VLSI設計技術,一般講演)
- A-3-12 キャラクタプロジェクションによる電子ビーム直描画技術におけるショット削減手法(A-3.VLSI設計技術,一般講演)
- A-3-20 非双対型CMOS回路に対応した複数列最小幅トランジスタ配置手法(A-3.VLSI設計技術,一般講演)
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- セルレイアウトの歩留まり最適化のためのタイミング制約下におけるデコンパクション手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会)
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- 充足可能性判定を用いたCMOS論理セルレイアウトの階層的生成手法(レイアウト)(VLSIの設計/検証/テスト及び一般)(デザインガイア2004-VLSI設計の新しい大地を考える研究会-)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法(VLSIの設計/検証/テスト及び一般配置配線)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- CMOS論理セルレイアウトの網羅的生成による製造時の配線欠陥最小化手法(VLSIの設計/検証/テスト及び一般 配置配線)(デザインガイア2003 -VLSI設計の新しい大地を考える研究会-)
- 微細プロセス向けオフセット電圧自己補償センスアンプを用いたCSPL回路
- CAS2000-19 / VLD2000-28 / DSP2000-40 パストランジスタ回路に適用したオフセット電圧自己補償センスアンプの動作評価
- CAS2000-19 / VLD2000-28 / DSP2000-40 パストランジスタ回路に適用したオフセット電圧自己補償センスアップの動作評価
- CAS2000-19 / VLD2000-28 / DSP2000-40 パストランジスタ回路に適用したオフセット電圧自己補償センスアンプの動作評価
- システムLSIにおける電源線雑音の測定・低減手法(再構成可能デバイス/キャリブレーション,システムオンシリコン設計技術並びにこれを活用したVLSI)
- FPGAs用論理合成のための関数分解手法
- C-12-34 2線式ドミノ回路の評価(C-12.集積回路ABC,一般講演)
- A-3-3 カラーCMOSイメージセンサのための多層配線層における光透過特性の解析(A-3.VLSI設計技術,一般セッション)
- しきい値論理による高速ハミング距離検索回路とその評価
- しきい値論理による高速ハミング距離検索回路とその評価
- A-3-6 多出力関数の関数分解及びLUT-FPGAsのための論理合成への応用
- 階層アクセス機能を有する動き補償画像センサ
- 階層アクセス機能を有する動き補償画像センサ
- 階層アクセス機能を有する動き補償画像センサ
- 時分割投射光による実時間高速高精度3次元モデル取得のための複数視点システム(イメージセンシング技術とその応用)
- 集積回路向き放射電磁雑音の見積り手法とその自動化 : 微小ダイポールアンテナ理論に基づく計算手法(放送EMC/一般)
- CMOSイメージセンサの感度特性と評価(プロセス・デバイス・回路シミュレーション及び一般)
- CMOSイメージセンサの感度特性と評価(プロセス・デバイス・回路シミュレーション及び一般)
- 2入力論理セルを有するPLAのための論理合成手法
- 2入力論理セルを有するPLAのための論理合成手法
- ブースタアンプを用いた低電圧向き高速CPL回路
- ブースタアンプを用いた低電圧向き高速CPL回路
- ブースタアンプを用いた低電圧向き高速CPL回路
- ブースター付ラッチ型センスアンプによるCPL回路の高速化
- 微細素子のパラメータばらつきによる耐タンパーLSIの劣化と対策(情報通信基礎サブソサイエティ合同研究会)
- 微細素子のパラメータばらつきによる耐タンパーLSIの劣化と対策(情報通信基礎サブソサイエティ合同研究会)
- 微細素子のパラメータばらつきによる耐タンパーLSIの劣化と対策(情報通信基礎サブソサイエティ合同研究会)
- 半導体集積回路のアルミニウム配線におけるストレスマイグレーション現象の初期過程
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))
- 限量子付ブール式の充足可能性判定を用いた論理式の最小因数分解手法(VLSIの設計/検証/テスト及び一般(デザインガイア))