ブースター付ラッチ型センスアンプによるCPL回路の高速化
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概要
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VLSI論理回路高速化の手法として, CPL (Complementary Pass-Transistor Logic)の信号増幅にラッチ型センスアンプをブースターとして用いた回路を提案する。センスアンプを使うことで微小な電位差を増幅し, 信号伝達の遅延時間を減少することができる。また, センスアンプを駆動するタイミング信号の生成回路を示す。
- 社団法人電子情報通信学会の論文
- 1997-03-06
著者
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浅田 邦博
東京大学工学系研究科
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浅田 邦博
東京大学大学院工学系研究科電子工学専攻
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浅田 邦博
東京大学工学系研究科電子工学専攻 Vlsiセンター
-
山下 高廣
東京大学工学部
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山下 高廣
東京大学工学系研究科:東京大学vlsiセンター
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