サブV_<dd>インターフェイスを用いた高速 CMOS 論理回路の設計
スポンサーリンク
概要
- 論文の詳細を見る
A high speed CMOS logic circuit design technique using sub-V_<dd> interfaces and Clock Separated Logic (CSL) blocks is proposed. The proposed circuits gives an average reduction of both propagation delay and consumption power of 25% in basic logic blocks and about 50% in the example of a serial data synchronizer/desynchronizer as compared to full swing logics.In addition, only one internal supply voltage is required in the designs.
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
関連論文
- スキューを用いた高精度の光位置センサー(高機能イメージセンシングとその応用)
- 集積回路内の非均質媒体中の伝送線路における誘導性結合を考慮した雑音の評価
- ツリー構造の選択的駆動による画像信号読出手法のための回路構成方式
- A-1-11 低EMI自己同期高速伝送インターフェイス(A-1.回路とシステム,一般講演)
- 高性能DFFの検討
- 3-6 画像信号の読み出しのためのオートマトンのツリー構造の回路的実現法
- 3-5 画像信号の選択的読み出しのためのオートマトンのツリー構造
- 実装技術の時代
- 大規模集積システム設計教育研究センターの構想と今後の展開
- 実装技術が与える回路設計へのインパクト
- セレクタを効率的に利用した論理回路合成手法
- セレクタの効率的利用を目指した回路合成方法の検討
- 人間の論理解法に基づく入力セレクタを用いた回路構成手法の検討
- ケーススタディー:アーキテクチャとFPGAマッピングとの考察 : FPGAでマイクロプロセッサの実現
- 適応型コード帳符号化を用いた低消費電力チップインタフェース
- 適応型コード帳符号化を用いた低消費電力チップインタフェース
- 適応型コード帳符号化を用いた低消費電力チップインタフェース
- 低消費電力チップインタフェースのための適応型コード帳符号化方式
- 動的コード帳符号化によるチップインタフェースにおける消費電力削減手法の検討
- 動的コード帳符号化によるチップインタフェースにおける消費電力削減手法の検討
- 動的コード帳符号化によるチップインタフェースにおける消費電力削減手法の検討
- 低消費電力マイクロプロセッサにおけるマルチプレクサ方式とバス方式の比較検討
- 低電力マイクロプロセッサにおけるマルチプレクサ方式とバス方式の比較検討
- DTMOSのドレイン電流特性のデザインパラメータ依存性とその最適化
- 終了予測加算器の設計
- 伝達関数を用いた電源電圧変動の計算手法
- 伝達関数を用いた電源電圧変動の計算手法
- A-68 同期式フリップフロップのクロック線電力消費の評価と低減法(A-3. VLSI設計技術,一般講演)
- A-67 同期回路の低消費電力化のための最適状態割当法(A-3. VLSI設計技術,一般講演)
- VLSI配線におけるインダクタンス抽出方法の提案とそれを用いた回路評価
- VLSI配線におけるインダクタンス抽出方法の提案とそれを用いた回路評価
- VLSI配線のインダクタンス計算における計算量の新しい削減方法
- A-3-13 VLSI中の電源配線におけるノイズ測定回路
- CAS2000-19 / VLD2000-28 / DSP2000-40 パストランジスタ回路に適用したオフセット電圧自己補償センスアンプの動作評価
- CAS2000-19 / VLD2000-28 / DSP2000-40 パストランジスタ回路に適用したオフセット電圧自己補償センスアップの動作評価
- CAS2000-19 / VLD2000-28 / DSP2000-40 パストランジスタ回路に適用したオフセット電圧自己補償センスアンプの動作評価
- 微小重力下でのシリコンの融液成長(無重力下における結晶成長)
- 終了検出型パイプライン加算器の設計
- FPGAs用論理合成のための関数分解手法
- A-3-3 カラーCMOSイメージセンサのための多層配線層における光透過特性の解析(A-3.VLSI設計技術,一般セッション)
- しきい値論理による高速ハミング距離検索回路とその評価
- しきい値論理による高速ハミング距離検索回路とその評価
- A-3-6 多出力関数の関数分解及びLUT-FPGAsのための論理合成への応用
- センサ面上における高速行並列ポジション検出の1実現手法
- 4進木スキャン機能を有するスマートセンサ(イメージセンシング技術)
- C-12-56 可変ブロックアクセスを用いた動き検出イメージセンサ
- 階層アクセスパスによる高速イメージセンサの実現
- 階層構造スキャンを用いた動き検出イメージセンサ
- 同期式完了予測加算器においての入力データ依存性
- 同期式完了予測型加算器
- 同期終了検出型加算器を用いた疑似非同期式マイクロプロセッサの設計
- クロック信号分離ブロックを用いた100MHzデータ.シンクロニザー
- 短チャネル低電源電圧CMOS回路における負荷容量の動的評価法
- 2次元MOSFETセルを用いたレイアウト設計
- ブースタアンプを用いた低電圧向き高速CPL回路
- ブースタアンプを用いた低電圧向き高速CPL回路
- ブースタアンプを用いた低電圧向き高速CPL回路
- ブースター付ラッチ型センスアンプによるCPL回路の高速化
- ブースターアンプ付きCPL回路による高速加算器
- 集積回路内の配線容量の高精度なモデル化と伝送速度を最適化する配線形状
- 集積回路内の近接型配線における3次元容量のモデル化
- 集積回路の大域配線における表皮効果を考慮した遅延解析
- 集積回路の大域配線における表皮効果を考慮した遅延解析
- 集積回路の大域配線における表皮効果を考慮した遅延解析
- 集積回路の大域配線における表皮効果を考慮した遅延解析
- 低消費電力クロック信号分離論理回路
- サブV_インターフェイスを用いた高速 CMOS 論理回路の設計
- ラッチ型センスアンプのCPL回路への応用
- A-3-17 CMOSイメージセンサの多層配線層による光減衰の解析(A-3.VLSI設計技術,一般講演)
- 可変ブロックアクセス機能をもつ適応解像度CMOS画像センサ
- ツリー構造による画像信号圧縮効率のランレングス符号化との比較
- オートマトンのツリー構造による画像信号の選択的読み出し手法とその応用
- オートマトンのツリー構造による画像信号の圧縮読出手法
- オートマトンの階層構造によるセンサ信号の読み出し方法
- VLSI設計・試作パイロットプロジェクト : VerilogHDLによるVLSI設計
- 低消費電力状態遷移回路のためのコード割当の評価
- 状態コード割当による状態遷移回路の低消費電力化法
- 状態遷移回路の低消費電力化のための状態割当法
- 信号遷移確率に基づくCMOS論理回路の消費電力低減手法
- 集積回路の大域配線における誘導性要素の影響評価
- 集積回路の大域配線における誘導性要素の影響評価
- 集積回路の大域配線における誘導性要素の影響評価
- 集積回路の大域配線における誘導性要素の影響評価
- 集積回路における容量行列要素の直接抽出手法
- VLSIの高密度バス配線における低結合信号を用いた低消費電力化
- VLSIの高密度バス配線における低結合信号を用いた低消費電力化
- 集積回路の平行する伝送線路における遅延を考慮した断面形状の最適化
- リング型バッファチェインとリングオシレータの共有構造を用いた完全デジタル型PMOS/NMOSプロセスばらつきモニタ回路(アナログ,アナデジ混載,RF及びセンサインタフェース回路)
- 2E-8 SPFDを用いた遅延時間削減を目的とするスタンダードセルICの部分的論理再合成
- 回路シミュレーションを用いたスイッチングエネルギー最小化のための最適デバイスパラメータ設計
- 回路シミュレーションを用いたスイッチングエネルギー最小化のための最適デバイスパラメータ設計
- 回路シミュレーションによるVLSIプロセスパラメータ最適設計法
- 高周波測定におけるCMOS/SOI回路のリーク電流特性