ブースターアンプ付きCPL回路による高速加算器
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概要
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加算器回路高速化の手法として、CPL(Complementary Pass-Transistor Logic)の信号増幅にラッチ型センスアンプをブースターとして用いた回路を提案する。センスアンプを使うことで微小な電位差を増幅し、信号伝達の遅延時間を減少することができる。
- 社団法人電子情報通信学会の論文
- 1997-08-13
著者
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