CSPL : キャパシタ分離型低電圧用高速パストランジスタ回路(低電力LSI論文小特集)
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概要
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nMOSトランジスタをスイッチとして使うパストランジスタ回路は低消費電力と高速化の可能性が期待されている.パストランジスタ回路の信号電圧回復回路としてセンスアンプを用いた回路において, キャパシタを介してパストランジスタとセンスアンプを接続した回路をCapacitor-Separated Pass-transistor Logic(CSPL)回路として提案する.提案回路のチップ試作を行った.8bitパリティジェネレータ回路の測定結果から, 従来のCMOS回路より約1.7倍速く動作した.32bit加算器を設計しHSPICEでシミュレーションした結果, 電源電圧3.5V以下では従来のCMOS回路より40%以上遅延時間を削減できた.提案回路は電源電圧が低下した場合に, より高速に動作する.
- 社団法人電子情報通信学会の論文
- 2000-06-25
著者
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