終了検出型パイプライン加算器を用いた疑似非同期式マイクロプロセッサの設計
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概要
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各パイプラインステージの終了検出や、ステージ間のハンドシェイクをクロックに同期して行う疑似非同期式マクロプロセッサを設計した。本マイクロプロセッサは、調停回路など非同期式の問題点を回避しつつ、可変演算時間の演算器を利用することが可能である。今回は、演算時間が可変となる加算器として、終了検出型パイプライン加算器を適用した。この加算器はハードウェア量当たりの平均演算速度に優れる同期終了検出型加算器の特長を活かし、パイプライン化することによりスループットの向上を図ったものである。本マイクロプロセッサをLPGAで試作し、アーキテクチャの実現性を確認した.
- 社団法人電子情報通信学会の論文
- 1998-04-24
著者
-
浅田 邦博
東京大学大規模集積システム設計教育研究センター
-
佐藤 義則
日産自動車(株)電子技術本部電子生産技術部第五電子設計課
-
鄭 若〓
東京大学大規模集積システム設計教育研究センター
-
佐藤 義則
日産自動車(株)evパワートレイン開発部
-
浅田 邦博
東京大学大学院工学系研究科
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