低消費電力クロック信号分離論理回路
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概要
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A novel configuration, Clock Separated Logic(CSL), for sequential logic circuits was developed. The magnitude of propagation delay time of a dynamic latch is about 2.5 times of propagation delay time of an inverter, tpd(inv). Low power consumption is obtained because of low parasitic capacitance. Experimental data proved that a reduction of overall 50 percents of dynamic power is possible. In addition, static power reduction of the proposed configuration is more than 3dB as compared to static complex-gate CMOS logic.
- 社団法人電子情報通信学会の論文
- 1995-03-27
著者
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