クロック信号分離ブロックを用いた100MHzデータ.シンクロニザー
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概要
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A 100MHz serial data synchronizer using Clock Separated Dynamic(CSD) D-type latch aims for low power logic circuit design is proposed. Without loss of operating speed, the proposed circuit gives a reduction of consumption power of more than 7 times as compared to present circuits.
- 社団法人電子情報通信学会の論文
- 1994-09-26
著者
-
浅田 邦博
東京大学 大学院 工学系研究科
-
李 知漢
東京大学 工学系研究科 電子工学専攻, VLSIセンター
-
李 知漢
東京大学工学部電子工学科
-
張 子誠
東京大学工学部
-
張 子誠
東京大学 工学部
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