リジェネレイティブ・パストランジスタ・ロジックを用いた3.3ns8x8bit並列乗算器
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概要
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An 8x8 bit parallel multiplier using RPL(Regenerative Pass-transistor Logic)circuit configuration [1] and Booth algorithm is introduced.RPL combines advantages of both the compact size of CPL and the full voltage-swing of DPL,and give reasonably high performance in both speed and power.In teams of more complicated arithmetic logics like the Conditional Carry Select(CCS)circuit or parallel multiplier,RPL configuration occupies only about 60 percents of layout area compared to DPL circuits.
- 社団法人電子情報通信学会の論文
- 1996-03-11
著者
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