ブースタアンプを用いた低電圧向き高速CPL回路
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概要
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CPL回路の信号増幅にラッチ型センスアンプをブースタとして用いた回路を提案する. 。パストランジスタの途中にセンスアンプを使うことで伝達中の微小な電位差を増幅し, 遅延時間を減少することができる. EX-ORで構成されるパリティージェネレータと16bit加算器を作成し, シミュレーションによりセンスアンプを挿入すべき最適な間隔を求めた. また, センスアンプを駆動するタイミング信号を自動生成する遅延制御ディレイラインを示す. 加算器のシミュレーションでは電源電圧1.5VにおいてCMOS回路よりも2.4倍速く動作した. この回路を用いてVLSIチップを試作した.
- 社団法人電子情報通信学会の論文
- 1997-06-19
著者
-
浅田 邦博
東京大学大規模集積システム設計教育研究センター
-
浅田 邦博
東京大学工学系研究科
-
浅田 邦博
東京大学大学院工学系研究科電子工学専攻
-
浅田 邦博
東京大学工学系研究科電子工学専攻 Vlsiセンター
-
山下 高廣
東京大学大学院工学系研究科電子工学専攻
-
浅田 邦博
東京大学大学院工学系研究科
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