チップ内プログラマブル配線向け形式的検証手法(暗号処理回路,システムオンシリコンを支える設計技術)
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概要
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近年の開発コストの増大に伴い、FPGAに代表されるプログラマブルなデバイスの重要性が増している。このようなデバイスの重要な構成要素としてプログラマブル配線があげられるが、主に人手で設計されるため誤りが混入しやすい。本論文ではトランジスタレベルにおけるプログラマブル配線向けの形式的検証手法を提案する。提案手法では仕様と設計を論理式で表現し、充足可能性判定問題を解くことにより検証を行う。一般的なFPGAアーキテクチャを例題として提案手法の適用可能規模の評価を行い、また実設計に対して提案手法を適用することで検証した例を示す。
- 社団法人電子情報通信学会の論文
- 2009-03-04
著者
-
藤田 昌宏
東京大学大学院工学系研究科電子工学
-
吉田 浩章
東京大学大規模集積システム設計教育研究センター
-
吉田 浩章
東北大学電気通信研究所
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業crest
-
吉田 浩章
東京大学大学院工学系研究科
-
田川 貴聡
東京大学工学部電子工学科
-
吉田 浩章
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
-
田川 貴聡
東京大学大学院工学系研究科電気系工学専攻
-
藤田 昌宏
富士通研
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