時相論理によるハードウェア同期部の仕様記述とPrologによるその状態遷移表への自動合成法

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近年の素子技術や実装技術の進歩に伴い, ハードウェアシステムはますます大規模・複雑なものとなっており, 計算機支援設計が必要不可欠となっている. われわれはすでに, 時相論理(Temporal Logic)を用いて仕様を記述し, 処理系にPrologを用いてハードウェア論理設計を検証することを提案し, ゲート回路や状態遷移レベルのハードウェア記述言語であるDDLの記述に対する具体的手法を示した. そこでは, 検証対象をシステムの状態を制御する同期部に絞り, 必要なすべての場合を調べることで検証している. 同期部は並列に動作するもの全体を考えなければならず, 誤設計を起こしやすい. 本論文では, その同期部について, 時相論理による仕様から状態遷移表を自動合成する方式について述べる. 状態遷移表は, 時相論理の決定手続きを用いて, 仕様である時相論理の記述を現在に対する条件と次の時刻以降に対する条件に展開することによって合成することができるが, そのままでは時相演算子の数に対して処理時間が指数的に増大する. そこでここでは, Prologを用いた処理時間を多項式オーダに抑える手法を示すとともに, 実際的なハードウェアに応用した例を示し, 人手による設計との比較等から実用性のあることを示す. また本手法を文献と組み合わせることにより, ゲート回路, DDL, 時相論理のいずれの記述も, また, 混合した記述も検証することができ, 階層設計を円滑に支援することができる.
一般社団法人情報処理学会の論文
1985-01-15

時相論理によるハードウェア同期部の仕様記述とPrologによるその状態遷移表への自動合成法

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