リンク長及びレイテンシ制約下でのネットワークオンチップのトポロジ自動生成(ネットワークオンチップ,システムオンシリコンを支える設計技術)
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概要
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半導体プロセスの微細化に伴い,SoCの性能はよりインターコネクトの性能に影響される部分が大きくなっている.多くのNoC(ネットワークオンチップ)のアーキテクチャが提案されているが,自動的にアプリケーションに応じた最適なNoCを決定しその上に機能ブロックを配置することは,実現されていない.本稿は,アプリケーションの通信要求に応じて,自動的に各機能ブロックを配置し,NoCトポロジを生成する手法を提案する.問題を整数線形計画法により定式化した従来手法は,消費電力・面積の最適化を実現したが,動作周波数に影響を与える一ホップあたりのリンク長,および,レイテンシの保証を実現していなかった.提案手法は,各機能ブロックを配置する際に低レイテンシで通信する機能ブロック間の距離に,NoCトポロジの生成の際に接続する機能ブロック・スイッチ間距離に制約を加え,それらの性能が保証された設計の生成を実現する.
- 社団法人電子情報通信学会の論文
- 2009-03-04
著者
-
藤田 昌宏
東京大学大学院工学系研究科電子工学
-
松本 剛史
東京大学大規模集積システム設計教育研究センター
-
藤田 昌宏
東京大学大規模集積システム設計教育研究センター:科学技術振興機構戦略的創造研究推進事業crest
-
吉田 浩章
東京大学大学院工学系研究科
-
谷田 英生
東京大学大学院工学系研究科電気系工学専攻
-
吉田 浩章
東京大学大規模集積システム設計教育研究センター(vdec)|科学技術振興機構戦略的創造研究推進事業crest
-
藤田 昌宏
富士通研
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