時相論理によるハードウェア仕様記述とPrologを用いたゲート回路の検証
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概要
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従来, 論理装置設計者は, おもに自然言語を用いて仕様を記述して機能設計を行い, それに基づいて論理設計を行っていた. 論理設計以降は, 設計支援ソフトウェアもある程度そろっているが, 機能設計においては, 自然言語を中心に順序線図(タイミングチャート)等の付加情報を加えて記述しているため, 設計者間の意思の疎通がむずかしく, 階層設計を円滑に行いにくい. 設計の検証についても, レジスタ転送レベルやゲートレベルにおけるシミュレーションによるのがほとんどである. そこでわれわれは, 仕様記述からゲートによる記述まで一貫して階層設計を支援する検証システムを提案する. 一般にシステムは, 同期部(synchronization part)と, 演算部(function part)の二つに分けることができる. ここでは, 演算部を入出力の表として記述し, 同期部の仕様記述には, 時相論理(tempral logic)を用いる. 時相論理は, 古典論理に時相演算子を加えたもので, 時間軸上の順序関係を記述することができる. 本論文では, 時相論理による仕様記述を用いた階層設計法, および, ゲートによる設計に対する検証を, 論理型プログラミング言語Prologを用いて自動的に行うシステムについて述べる. Prologのもつ自動バックトラック機構や強力なパターン照合能力により, 検証プログラムが非常に作成しやすく, かつ, 簡単になっており, 将来知識工学的手法を取り入れる場合にもつながりがよい.
- 一般社団法人情報処理学会の論文
- 1984-03-15
著者
-
藤田 昌宏
東京大学大学院工学系研究科電子工学
-
田中 英彦
東京大学工学部
-
元岡 達
東京大学工学部電気工学科
-
藤田 昌宏
東京大学工学部電子工学専攻
-
元岡 達
東京大学
-
元岡 達
東京大学工学部教授
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