非同期式設計によるFPGA向けIEEE754準拠単精度浮動小数点除算器(モデル・回路,組込技術とネットワークに関するワークショップETNET2008)
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概要
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非同期式回路は同期式回路と比較し,高性能かつ低消費電力な回路が実現できるとして期待されている.また,特定のクロック周波数に対する最適化を行うことなく高性能な回路を実現できるため,再利用性の高いIPコアを実現可能である.本研究ではこのような非同期式回路に着目し,特にプロトタイピングデバイスとして頻繁に利用されているFPGAを対象とし,高性能かつ再利用性に優れた非同期算術演算器を提供することを目的とする.本稿では対象回路としてIEEE754準拠単精度浮動小数点除算器を取り上げ,これの非同期設計を行った.提案非同期除算器は,様々な動作周波数の同期式システムに組み込み可能な外部インタフェースを備えつつ,内部は外部システムとは非同期に高速かつ低消費電力に動作する構成とした.また本稿ではXilinx社Virtex-4 FPGAを対象とし,非同期式除算器の論理合成,配置配線を行い,同期式回路と性能比較を行った.その結果,提案非同期式除算器は同期式回路に比べ,面積,消費電力,スループットにおいて優れた性能を達成することを示した.
- 一般社団法人情報処理学会の論文
- 2008-03-27
著者
-
中村 行宏
立命館大学 総合理工学研究機構
-
越智 裕之
京都大学大学院情報学研究科
-
中村 行宏
京都大学 大学院 情報学研究科 通信情報システム専攻
-
中村 行宏
立命館大学総合理工学研究機構
-
廣本 正之
京都大学大学院情報学研究科通信情報システム専攻
-
NAKAMURA Yukihiro
Research Organization of Science and Engineering, Ritsumeikan University
-
越智 裕之
京都大学大学院 情報学研究科 通信情報システム専攻
-
Nakamura Yukihiro
Graduate School Of Sciences And Technology Niigata University:institute For Human Science And Biomed
-
Nakamura Yukihiro
The Department Of Communications And Computer Engineering Graduate School Of Informatics Kyoto Unive
-
中村 行宏
京都高度技術研究所
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