非同期単精度浮動小数点除算器の方式検討とFPGA実装(システム設計及び一般)
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概要
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ディジタルシステムの開発において単相同期式設計が普及しているが,クロック周波数に応じてレジスタ間の組み合わせ回路段数を最適化しなければ十分に性能を発揮することができないため,クロック周波数が異なるシステム間での設計資産の流用は困難であった.本稿では,各々のモジュールがそれぞれ最高の速度で動作可能な非同期式システムに注目し,これをIEEE754準拠単精度浮動小数点除算器に適用することを提案する。提案する除算器は,減算シフトの反復で仮数部の除算を行うモジュールをグローバルクロックと独立なローカルクロックで動作させ,前後の正規化や丸めのモジュールとは非同期のインターフェースで接続しようというものであり,(1)特定のターゲットテクノロジに対し単一の設計資産で任意のグローバルクロック周波数のシステムに対応可能(2)ローカルクロック周波数の最適化による面積効率や電力効率の改善,などが期待される.また本稿では,提案非同期回路をXilinx社のFPGA向けに設計,評価した結果も報告する.
- 社団法人情報処理学会の論文
- 2007-05-10
著者
-
中村 行宏
立命館大学 総合理工学研究機構
-
越智 裕之
京都大学大学院情報学研究科
-
神山 真一
京都大学大学院情報学研究科通信情報システム専攻
-
中村 行宏
京都大学 大学院 情報学研究科 通信情報システム専攻
-
廣本 正之
京都大学大学院情報学研究科通信情報システム専攻
-
高橋 温子
京都大学大学院情報学研究科通信情報システム専攻
-
越智 裕之
京都大学大学院 情報学研究科 通信情報システム専攻
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