ダイナミック回路による低消費電力位相周波数比較器の検討
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概要
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近年のディジタル処理技術の発達に伴い、LSIに対する高速化の要求がより高まってきている。高速LSIにおいてはクロック方式による設計が有効であり、クロック技術の一つとしてPLLが注目されてきている。本研究では、PLLの構成要素の一つであるPFDについて、小チップ面積、低消費電力を念頭においたダイナミック回路を提案し、検討結果を報告する。
- 社団法人電子情報通信学会の論文
- 1996-09-18
著者
-
谷口 研二
電子情報工学科
-
谷口 研二
大阪大学工学部
-
中司 賢一
九州大学大学院 医学系研究府
-
谷口 研二
久留米工業大学電子情報工学科
-
吉澤 弘泰
九大 大学院
-
吉澤 弘泰
九州大学大学院システム情報科学研究科電子デバイス工学専攻
-
谷口 研二
九州大学大学院システム情報科学研究科
-
中司 賢一
九州大学
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