擬ロック防止機能を有する高速引込みPLL
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概要
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光ファイバ通信等の高速ディジタル通信の発達に伴い,タイミング再生素子の小形化,高速化が要求されている.PLLはSAWフィルタやLCフィルタなどに比しIC化に適しており,100MHz以上の高周波領域においても次第に用いられつつある.本論文では,以前に提案した周波数差検出回路(FDD)をもつPLL(FDD-PLL)を更に発展させ,従来のタイミング再生用PLLで問題であった擬ロックを防止する機能と,周波数差検出特性を改善した新しいFDDをもつPLLを提案している.本PLLを市販のECLやPLA等によって構成して実験を行うと共に,0.8μmデザインルールのバイポーラトランジスタによって設計したPLLをSPICEによってシミュレーションを行った結果,FDDのサンプリング時間と同程度の時間で同期外れ(起動時,擬ロック時を含む)を検出し,高速引込みが実現できること,ジッタ伝達特性は1次ループのそれとほぼ同じであり,かつ入力信号データパターンに依存しないこと,新しいFDDの周波数差検出範囲,従ってPLLのプルインレンジは従来のPLLの約4倍以上であることが明らかとなった.
- 社団法人電子情報通信学会の論文
- 1995-01-25
著者
-
谷口 研二
電子情報工学科
-
谷口 研二
大阪大学工学部
-
谷口 研二
久留米工業大学電子情報工学科
-
中司 賢一
九州大学工学部電気情報工学科
-
白濱 弘幸
九州大学工学部
-
谷口 研二
九州大学工学部
-
白濱 弘幸
広島市立大学情報科学部
-
中司 賢一
九州大学
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