マルチGbit/s高速低電カバイポーラスタンダードセルLSI設計法
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概要
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低電力でGbit/s動作を行うLSIの実現が可能なSiバイポーラスタンダードセルの設計手法について述べる。 Gbit/sの高速動作を達成するため、差動クロック専用のセル内のチャネル領域、差動配線が互いに等長・等負荷となるよう引かれる差動クロック分配法、パフォーマンスドリプンレイアウト、および高精度の静的タイミング解析をもとにしたバックアノテーションを特徴とする。また低電力化技術として、回路の高速性能を損なわずに各セルの電流を最小化して電力を最適化するCAD手法を導入している. 本設計法による5.6kゲートのSDH信号処理LSIはわずか3.9Wの低電カで1.6Gbit/sの高速動作を得ており、高速かつ低電力のLSI設計に対する有効性を実証している。
- 社団法人電子情報通信学会の論文
- 1996-03-07
著者
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市野 晴彦
Nttマイクロシステムインテグレーション研究所
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市野 晴彦
Ntt Lsi研究所
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小林 由治
NTT LSI研究所
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小林 由治
NTTエレクトロニクステクノロジー
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市野 晴彦
NTT光ネットワークシステム研究所
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小林 由治
Nttエレクトロニクステクノロジー(株)
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小野沢 晃
NTT LSI研究所
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小野沢 晃
Nttマルチメディアネットワーク研究所
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小池 恵一
NTTサイバーソリューション研究所
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武井 雄一郎
NTT入出力システム研究所
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武井 雄一郎
NTTシステムエレクトロニクス研究所
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武井 雄一郎
Ntt Lsi研究所
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小池 恵一
NTT LSI研究所
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川合 健治
NTT LSI研究所
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小池 恵一
日本電信電話株式会社nttサイバーソリューション研究所
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