B-10-125 クロック逓倍回路のジッタ抑圧法
スポンサーリンク
概要
- 論文の詳細を見る
- 1999-08-16
著者
-
市野 晴彦
Nttマイクロシステムインテグレーション研究所
-
市野 晴彦
NTT光ネットワークシステム研究所
-
岸根 桂路
滋賀県立大学
-
岸根 桂路
NTTマイクロシステムインテグレーション研究所
-
石井 清
Ntt未来ねっと研究所
-
市野 晴彦
NTT未来ねっと研究所
-
岸根 桂路
NTT未来ねっと研究所
関連論文
- 0.5μmバイポーラデバイス : SST1C
- Siバイポーラ技術を用いた高速・高感度識別回路
- 超小型2cc, 0.64W, 2.5Gb/s MUレセプタクルー体型光受信モジュール
- 広ダイナミックレンジ・低電力2.4Gb/s光受信用リミッタIC
- 2.4Gb/s識別再生・タイミング抽出PLL-IC
- 3V,2.4Gb/s光受信用無調整等化増幅リミツタIC
- 3.5Gb/s 低電力4B1C符号用MUX/DEMUX回路
- C-12-56 ω_nドメイン設計手法によるCDR-ICの低ジッタ化(C-12.集積回路,一般セッション)
- 次世代PONシステム用高速バースト光受信技術 : 高感度・高速応答10Gバースト対応PIN-TIAモジュール(光アクセスに向けた光ファイバ,光デバイス・モジュール,(OFC報告),一般)
- B-10-69 SiGe BiCMOSプロセスを用いた10.3Gbit/sバーストモード3R受信器(B-10.光通信システムA(線路),一般講演)
- CMOS vs. 化合物・バイポーラ : Gb/s, GHz領域
- CMOS vs. 化合物・バイポーラ : Gb/s, GHz領域
- CMOS vs. 化合物・バイポーラ : Gb/s, GHz領域
- B-10-55 10Gバースト対応高速応答PIN-TIAモジュール(B-10. 光通信システムB(光通信),一般セッション)
- 相互結合インダクタを用いたTIA帯域向上手法(若手研究会)
- PLL技術を用いた低電力2.5Gb/sタイミング抽出・識別再生IC
- B-10-100 10ギガビットイーサネット保守管理機能LSSにおける性能監視の一検討(B-10. 光通信システムB(光通信))
- B-8-19 LSSを搭載した10Gb/s Ethernet LAN物理層LSI(B-8. 通信方式)
- C-12-35 10-15Gb/sハーフレートCDR/DEMUX-IC(C-12.集積回路C(アナログ))
- B-8-32 ギガビット・イーサネット物理層の高信頼化技術を適用したエッジルータ I/F カード
- B-8-31 高信頼 10 ギガビットイーサネットメディアコンバータ
- 超高速・低電力SDH中継セクション終端LSI
- 超高速・低電力SDH中継セクション終端LSI
- 超高速・低電力SDH中継セクション終端LSI
- Gb/sスタンダードセルの低エネルギー化設計手法
- マルチGbit/s高速低電カバイポーラスタンダードセルLSI設計法
- 低電力2.5Gbit/s SDH端局セクション終端処理LSI
- MUインタフェース高速光送信モジュール
- MUインタフェース高速光送信モジュール
- B-8-18 拡張可能なスイッチ装置(B-8. 通信方式)
- SiバイポーラLSIの低電力化設計法
- SC-2-4 10 Gigabit Ethernet 標準とその拡張技術
- B-10-55 GENIE 保守監視機能付き Gigabit Ethernet メディアコンバータ
- B-10-48 低電力・小型2. 488Gb/s/622Mb/s SDHビットエラーレートモニター用LSI
- 1チップ化SDH中継器終端処理LSIのカウンタ回路構成
- 2.4Gbit/s光伝送(STM-16)RSOH終端処理用低電力LSI
- 全差動型SiバイポーラLSIの設計手法
- 2.0V-Gbit/s動作Siバイポーラ論理回路 : CMCL
- 2V動作Gbit/s低電力Siバイポーラ論理回路 : Current Mirror Control Logic (CMCL)
- 2V動作Gbit/s低電力Siバイポーラ論理回路 : Current Mirror Control Logic (CMCL)
- マルチGbit/s超高速バイポーラLSI設計法
- C-12-11 高速 CDR-IC/PLL 設計手法の検討
- 低ジッタ・低電力 1:8 DEMUX 付 2.5Gb/s Clock & Data Recovery IC
- B-10-125 クロック逓倍回路のジッタ抑圧法
- C-12-18 Dual-loop制御2.5-Gb/s識別・タイミング抽出IC
- C-12-69 Dual-loop 制御 2.5-Gb/s 識別・タイミング抽出IC構成法
- Gbit/s識別・タイミング抽出ICの低ジッタ化の検討
- サンプルホールド型PLL技術を用いたクロック逓倍回路の検討
- 低電力バイポーラクロック分配回路
- 低電力バイポーラクロック分配回路構成の一検討
- 10ギガビットEthernet技術
- 次世代光通信用超高速 IC の開発動向
- SB-7-5 10Gigabit Ethernet 技術の展望と課題
- グローバルスタンダード最前線 10Gigabit Ethernet標準化動向--LAN標準がいよいよWANにも本格進出
- B-10-71 GENIE-Ethernetによる光アクセス網構築に向けて
- SiバイポーラLSIの配線遅延見積手法
- Gbit/sバイポーラスタンダードセルLSI構成法
- バイポーラ派 (ギガビット時代の本命デバイスは? : CMOS? Bipolar? GaAs?)
- C-12-46 完全差動回路構成GVCOの高速化設計(C-12.集積回路,一般セッション)
- BCI-1-4 メトロアクセスを目指すデジタルコヒーレント光通信技術(BCI-1.ディジタルコヒーレント通信技術による光ネットワークの革新とそれを実現するデバイス技術,依頼シンポジウム,ソサイエティ企画)
- BCI-1-4 メトロアクセスを目指すデジタルコヒーレント光通信技術(BCI-1.ディジタルコヒーレント通信技術による光ネットワークの革新とそれを実現するデバイス技術,依頼シンポジウム,ソサイエティ企画)
- C-12-8 トランジスタサイズに着目した微細CMOS D-FF回路の高速化設計手法(C-12.集積回路)
- C-12-65 インダクティブピーキングを利用したリング型VCOの低ジッタ化に関する研究(C-12.集積回路)
- C-12-5 25Gbit/s動作に向けたプリエンファシス機能付き65nm-CMOS出力バッファ回路の検討(アナログ回路,C-12.集積回路,一般セッション)
- C-12-39 65nm-CMOSを用いたインダクティブピーキング型低雑音VCO(発振回路,C-12.集積回路,一般セッション)