SST-1Cを用いた超高速ゲートアレイの検討
スポンサーリンク
概要
- 論文の詳細を見る
0.5μmシリコンバイポーラSST-1Cを用いて内部論理ゲート数216の超高速ECLゲートアレイを設計・試作により検討した。高速性と同時にチップの低消費電力化も考慮し、14通りの抵抗値を選択できる基本セル下地を設け、各セルごとの電流値の調整により、チップ全体の消費電力の最適化を行える構成を採用した。この基本セル下地を用いて消費電力1.2Wで9.0Gb, sの4:1マルチプレクサを実現した。また、I/Oインタフェースとして、ECLインタフェースの他に超高速インタフェースとして送受端整合を施したコレクタレベル出力バッファを検討し、9.0Gb/s動作で良好なアイパタンを得た。
- 社団法人電子情報通信学会の論文
- 1993-06-25
著者
-
小林 由治
NTT LSI研究所
-
小林 由治
NTTエレクトロニクステクノロジー
-
川野 龍介
NTT LSI研究所
-
鈴木 正雄
NTTエレクトロニクステクノロジー(株)
-
山口 力
NTT LSI研究所
-
山口 力
Ntt El研
-
富樫 稔
NTT LSI 研究所
-
富樫 稔
NTTネットワークサービスシステム研究所
関連論文
- 50-GHzf_T,70-GHzf_シリコンバイポーラ技術 : USST
- 大容量ATMスイッチシステムにおける低電力化の1手法
- ボロンをイオン注入した酸化膜を拡散源とするベース形成法を用いたSST-IC特性
- 低エネルギーバイポーラ電流モードI/O回路
- 0.5μmバイポーラデバイス : SST1C
- Siバイポーラ技術を用いた高速・高感度識別回路
- 10 Gbit/sシリコンバイポーラゲートアレイ
- SST-1Cを用いた超高速ゲートアレイの検討
- 3.5Gb/s 低電力4B1C符号用MUX/DEMUX回路
- 光インターコネクション用3.5Gb/s,4ch,Si-バイポーラ受信LSI
- 光インターコネクション用3.5Gb/s、4ch,Siバイポーラ送信LSI
- バイポーラ技術の現状と将来動向
- 相補型ラテラルPNPトランジスタ
- 光インターコネクション用3.5Gb/s、4ch、Siバイポーラ送信、受信LSI
- マルチGbit/s高速低電カバイポーラスタンダードセルLSI設計法
- 704MHz,BiCMoS,ATMスイッチLSI
- Si3次元MMIC
- GHz帯ECL低電力2モジュラスプリスケーラの設計技術
- 10Gb/s直列入出力型ATMスイッチの2×2動作
- 10Gb/s直列入力型ATMスイッチ用LSIの試作
- 10Gb/s直列入出力型 ATMスイッチLSI
- 高速・低電力ECL/CMOS変換回路
- 2.0V-Gbit/s動作Siバイポーラ論理回路 : CMCL
- 2V動作Gbit/s低電力Siバイポーラ論理回路 : Current Mirror Control Logic (CMCL)
- 2V動作Gbit/s低電力Siバイポーラ論理回路 : Current Mirror Control Logic (CMCL)
- マルチGbit/s超高速バイポーラLSI設計法
- 次世代光通信用超高速 IC の開発動向