統計的タイミング解析を用いたばらつき考慮テストメソドロジ(フィールドテスト・製造ばらつき,VLSI設計とテスト及び一般)
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概要
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LSIの微細化と高速化に伴い,プロセスばらつきの影響でチップのスペックを超えてしまうパラメトリック不良の増大が懸念されている.パラメトリック不良は,パス遅延不良として顕在化するため,これらの不良をテストするためには,パス遅延テストが有効である.本論文では,パラメトリック不良を効率的にテストするテストメソドロジを提案する.提案するメソドロジでは,設計フェーズにおいて,プロセス領域を大きく2分割して,それぞれの領域においてにテストすべきパス群を抽出し,それらに対してテストパタンを生成する.続いて,テストフェーズにおいて,予め回路内部埋め込んだセンサ回路を測定することで,チップ毎,あるいはウェーハ毎のプロセス状態を推定し,より適したテストパタンを選択してテストする.実験結果では,本手法を適用することで,テスト品質を保持しつつ,テストコストを削減できることを示す.
- 2011-02-07
著者
-
新谷 道広
(株)半導体理工学研究センター
-
畠山 一実
(株)半導体理工学研究センター
-
新谷 道広
広島市立大学大学院情報科学研究科
-
相京 隆
半導体理工学研究セ
-
相京 隆
株式会社半導体理工学研究センター
-
新谷 道広
株式会社半導体理工学研究センター
-
畠山 一実
株式会社半導体理工学研究センター
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