ATGおよびBIST技術を応用したテストコスト削減の新手法
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概要
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LSIのテストで高い縮退故障の検出率を得るためには,スキャン設計された回路についてデターミニスティックなテスト生成手法を用いるのが一般的である.しかし,回路規模が増加すると,テストデータ量も増加し,これがテストコストの増加につながる.テストデータ量を減らすためにはBIST手法が有効であるが,故障検出率が十分でなかったり,テストポイント挿入が必要だったりする.本研究では,テスト生成技術とBIST技術を応用し,テストコストを削減する新手法を提案する.本方法を実際の回路に適用した結果,高い故障検出率を維持しながらも,テストデータ量とテスト時間を約1/10に削減することができた.
- 社団法人電子情報通信学会の論文
- 2002-02-15
著者
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相京 隆
半導体理工学研究セ
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相京 隆
株式会社半導体理工学研究センター
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相京 隆
富士通株式会社 電子デバイス事業本部 Cad開発統括部
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平出 貴久
(株)富士通研究所
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小西 秀明
富士通(株)
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江守 道明
富士通(株)
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江守 道明
富士通株式会社
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小西 秀明
富士通株式会社
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岡埜 靖
富士通株式会社
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山村 一之
富士通株式会社
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唐沢 直子
富士通株式会社
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板矢 剛一
富士通株式会社
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熊谷 淳子
富士通株式会社
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平出 貴久
富士通研究所
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