温度制約を考慮した積層構造マルチコア・プロセッサの性能評価(3D-II,集積回路とアーキテクチャの協創〜3次元集積回路技術とアーキテクチャ〜)
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概要
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本稿では,動作温度を考慮に入れた場合の3次元積層マルチコア・プロセッサの性能評価を行う.集積回路の積層,及び積層ダイ間の垂直配線によって実現される3次元積層プロセッサは,2次元実装の場合と比較して高集積かつ総配線長が短いといった利点を持つ.この3次元積層技術を用いたプロセッサの一形態として,プロセッサ・ダイを積層した構造を持つ3次元積層マルチコア・プロセッサの実現が期待されている.3次元積層マルチコア・プロセッサは,ダイ数増加に伴い搭載コア数を増やすことができる.一方,3次元積層マルチコア・プロセッサでは消費電力密度の増加と熱抵抗の増大に伴い高温となるため,2次元実装の場合と同等の温度にて動作させるためには動作周波数を低減する等の対策が必要となる.性能評価の結果,3次元積層マルチコア・プロセッサにおいて性能向上を満たすためには実行プログラムの並列性が重要なファクタとなることが示された.
- 社団法人電子情報通信学会の論文
- 2011-01-13
著者
-
井上 弘士
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院システム情報科学府
-
花田 高彬
九州大学大学院システム情報科学府
-
井上 弘士
九州大学大学院システム情報科学研究院
-
Inoue K
Kyushu
-
井上 弘士
九大 大学院システム情報科学研究院
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報知能工学部
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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