演算/メモリ性能バランスを考慮したCell/B.E.向けオンチップ・メモリ活用法とその評価(集積回路とアーキテクチャの協創 : どう繋ぐ?どう使う?マルチコア)
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概要
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現在我々は,チップマルチプロセッサの高性能化を目的とした演算/メモリ性能バランシング技術を提案している.本技術では,チップ内に搭載された複数コアを必要に応じて「演算用」もしくは「メモリ性能向上用」として使い分ける.本方式では,如何にして適切なコア配分を実現するかが極めて重要となる.そこで本稿では,性能モデリングに基づくコア分配法を提案する.また,本方式をCell/B.E.プロセッサに実装し,その有効性を評価する.ベンチマークプログラムを用いた定量的評価を行った結果,単純な並列処理に比べて最大で14.5%の性能向上を達成できた.
- 2008-05-06
著者
-
林 徹生
九州大学大学院システム情報科学府
-
福本 尚人
九州大学大学院システム情報科学府
-
今里 賢一
九州大学大学院システム情報科学府
-
井上 弘士
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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