キャッシュメモリ中の衰退ラインを利用したメモリ整合性検証の高速化(アーキテクチャ,SWoPP2006)
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概要
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本稿では,メモリ整合性検証を前提としたプロセッサ性能オーバヘッドの隠蔽技術を提案する.メモリ整合性検証では,保護対象メモリ空間の状態を安全な記憶領域に保持することで,ロードデータに対する改ざんを検出する.しかしながら,オンチップ・キャッシュやメモリバンド幅を浪費するため,プロセッサ性能に大きな悪影響を与える.この原因の1つは,プログラム実行にプロセッサが必要とするデータとメモリ整合性検証用データがキャッシュ領域で競合を引き起こすことにある.つまり,キャッシュミスに伴うメモリアクセスが発生し,その結果,プロセッサ性能が低下する.これを解決するために,衰退ラインと呼ばれるアクセス頻度の低いキャッシュ・ラインにメモリ整合性検証用データを配置する.これにより,プログラム実行に必要となるデータがキャッシュから追い出されることを防ぐ.ベンチマーク・プログラムを用いた定量定期評価を行った結果,従来の手法と比較して,平均23.8%の性能オーバヘッド削減を達成した.
- 社団法人電子情報通信学会の論文
- 2006-07-25
著者
-
井上 弘士
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院システム情報科学府
-
村上 和彰
九州大学:戦略的創造研究推進事業
-
井上 弘士
九州大学大学院システム情報科学研究院
-
Murakami K
Department Of Informatics Kyushu University
-
坂口 高宏
九州大学大学院 システム情報科学府
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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