3次元DRAM-プロセッサ積層実装を対象としたオンチップ・メモリ・アーキテクチャの提案と評価
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概要
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本稿では,3次元積層DRAMの利用を前提とし,大幅なチップ面積の増加を伴うことなく高いメモリ性能を達成可能な新しいキャッシュ・アーキテクチャを提案する.3次元実装されたDRAMを大容量キャッシュとして活用することで,オフチップメモリ参照回数の劇的な削減が期待できる.しかしながら,その反面,キャッシュの大容量化はアクセス時間の増加を招くため,場合によっては性能が低下する.この問題を解決するため,提案方式では,実行対象プログラムのワーキングセット・サイズに応じて3次元積層DRAMキャッシュを選択的に活用する.ベンチマーク・プログラムを用いた定量的評価を行った結果,提案方式の静的制御方式で平均35%,動的制御方式で平均43%の性能向上を達成した.
- 一般社団法人情報処理学会の論文
- 2009-04-15
著者
-
井上 弘士
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院システム情報科学府
-
村上 和彰
九州大学:戦略的創造研究推進事業
-
橋口 慎哉
九州大学大学院システム情報科学府
-
小野 貴継
九州大学大学院システム情報科学府
-
井上 弘士
九州大学大学院システム情報科学研究院
-
Inoue K
Kyushu
-
井上 弘士
九大 大学院システム情報科学研究院
-
Murakami K
Department Of Informatics Kyushu University
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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