キャッシュ・ミス頻発ロード命令の特徴解析(一般セッションA プロセッサ・アーキテクチャI)
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概要
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近年, マイクロプロセッサの性能は半導体製造技術の進歩に伴い飛躍的に向上した.一方, 主記憶として利用されるDRAMは高速化が難しく, その動作周波数はマイクロプロセッサより2桁小さい.このため, 主記憶がマイクロプロセッサの性能を抑制するという問題(メモリ・ウォール問題)の解決がコンピュータ・システム性能向上の大きな鍵となっている.筆者らの研究グループではキャッシュ・ミスを頻発させるロード命令に着目し, キャッシュ・ミス・ペナルティを低減する技術を開発中である.キャッシュ・ミス頻発ロード命令は全キャッシュ・ミスの80%以上を発生させ性能へ大きな影響を与える.本稿では, このロード命令によるキャッシュ・ミスの状況を明らかにするために, 複数のベンチマーク・プログラムおよび入力データを対象とした調査を行なった.その結果, キャッシュ・ミスは多重ループ内におけるポインタ参照, 多次元配列アクセス, もしくは構造体配列アクセス時に発生していることが判明した.また, キャッシュ・ミスが頻発するデータをロードする命令およびストアする命令のいずれも, 入力にあまり依存しない場合が多いことが明らかになった.
- 一般社団法人情報処理学会の論文
- 2005-11-30
著者
-
井上 弘士
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院システム情報科学府
-
三輪 英樹
富士通株式会社
-
三輪 英樹
九州大学大学院システム情報科学府
-
堂後 靖博
福岡大学大学院工学研究科
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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