トランザクショナルメモリにおける並列実行トランザクション数動的制御法の提案とその評価(並列処理,集積回路とアーキテクチャの協創〜どう繋ぐ?どう使う?マルチコア〜)
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概要
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本稿では,トランザクショナルメモリにおける性能向上を目的とした並列実行トランザクション数動的制御法を提案する.一般に,並列プログラムにおいては共有変数へのアクセスに関して排他制御を行う必要がある.トランザクショナルメモリでは,複数スレツドに対して共有変数の同時アクセスを許すことで高性能化を実現する.しかしながら,複数スレッドによる共有変数へのアクセスにおいて不都合が発生した場合には,それまでの実行を中断し,トランザクション実行のやり直しを行う必要がある.その結果,期待した並列効果を得ることができないだけでなく,場合によっては性能が低下する.この問題を解決するため,本稿では実行やり直しの発生可能性を事前に検知し,必要に応じて並列に実行されるトランザクション数を抑制する方式を提案する.32コアを搭載したチップマルチプロセッサを前提とした評価を行った結果,最大で1.6倍程度の性能向上を達成することを確認した.
- 2008-05-06
著者
-
井上 弘士
九州大学大学院システム情報科学府
-
島崎 慶太
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報知能工学部
-
武田 進
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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