Drowsyキャッシュにおけるモード切替アルゴリズムの評価(省電力アーキテクチャ)

概要

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組込み機器において、特にバッテリ駆動型のシステムでは消費エネルギーの削減が重要となる.近年、汎用プロセッサだけでなく組込み向けプロセッサにもキャッシュメモリが搭載されるようになってきている.また、回路の微細化によりキャッシュメモリにおけるリークエネルギーは年々増加しており、リークエネルギーの削減が求められている.キャッシュのリークエネルギー削減手法のひとつに、Drowsyキャッシュがある.この手法では、キャッシュラインのモードを低リークモードに切り替えることで、リークによる消費エネルギーを削減する.しかし、低リークモードのキャッシュラインヘアクセスが発生した場合、ラインを通常モードに切り替える必要があり、この切替には1〜数サイクルの切替ペナルティとエネルギーオーバーヘッドが発生する.本論文では、これらの性能低下を最小限に抑えつつ、リークエネルギーを小さくするアルゴリズムとして時間的局所性を応用しモード切替にウェイ予測を用いたウェイ予測Drowsyキャッシュを提案する.提案手法に対し、性能とリークエネルギーの削減に関しての評価を行う.
2006-11-28