メモリ・アーキテクチャ・ベンチマーキング手法の提案(2006年並列/分散/協調処理に関する『高知』サマー・ワークショップ(SWoPP高知2006))
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概要
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本稿では,高い精度を維持しつつ,短時間でのシミュレーションを可能とするメモリ・アーキテクチャ・ベンチマーキング手法を提案する.一般に,メモリ・アーキテクチャの評価では,アドレス・トレースに基づいたシミュレーションを行う.アプリケーション・プログラムの高機能化によりアドレス・トレースサイズが増加していることからシミュレーション時間が長くなる傾向にあり,シミュレーション時間の短縮が不可欠である.アドレス・トレースサイズを削減することでシミュレーション時間を短縮できるが,精度が低下するという問題がある.そこで本手法は,まず,トレースを小規模なトレースに分割し,それぞれの類似性に基づき代表となるトレースを選択する.これによりシミュレーションするトレースが小さくなり,時間を短縮できる.キャッシュ性能測定に基づく評価実験の結果,本手法はシミュレーション時間を平均77.6%短縮し,そのときのキャッシュヒット率の予測誤差は平均4.2%であった.
- 一般社団法人情報処理学会の論文
- 2006-08-01
著者
-
井上 弘士
九州大学大学院システム情報科学府
-
村上 和彰
九州大学大学院システム情報科学府
-
村上 和彰
九州大学:戦略的創造研究推進事業
-
小野 貴継
九州大学大学院システム情報科学府
-
井上 弘士
九州大学大学院システム情報科学研究院
-
Murakami K
Department Of Informatics Kyushu University
-
村上 和彰
九州大学大学院 システム情報科学研究院 情報理学部門
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