III-VチャネルMISFET実現に向けたゲート絶縁膜界面制御技術(ゲートスタック構造の新展開(II),ゲート絶縁膜,容量膜,機能膜及びメモリ技術)
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概要
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22nm世代以降のCMOSにおいて性能向上を実現するためのオプションとして,III-V族半導体のnチャネルへの導入が注目を集めている.本研究では,III-V/High-k界面のモデル系として,HfO_2/GaAs直接接合界面の結合をGa-O型とAs-O型とで作り分けた試料の電気特性について検討した.さらに,CMOSのpチャネルにGe系の材料が採用された場合にゲートスタックの一括プロセスが可能になるという観点から,極薄エピタキシャルGe界面層の挿入効果を検討した.その結果,界面電気特性は界面結合の種類に依存して大きく変わること,および,GaやAsの表面偏析が抑制される条件でGe層を形成することにより周波数分散の小さいC-V特性が得られることが明らかになった.
- 社団法人電子情報通信学会の論文
- 2008-06-02
著者
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安田 哲二
半導体MIRAI-産総研ASRC
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安田 哲二
(独)産業技術総合研究所ナノ電子デバイス研究センター
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宮田 典幸
(独)産業技術総合研究所ナノ電子デバイス研究センター
-
大竹 晃浩
(独)物質・材料研究機構量子ドット研究センター
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宮田 典幸
産業技術総合研究所
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宮田 典幸
(独)産業技術総合研究所 ナノ電子デバイス研究センター
-
大竹 晃浩
(独)物質・材料研究機構 量子ドット研究センター
-
安田 哲二
(独)産業技術総合研究所 ナノ電子デバイス研究センター
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