スーパースケーラのための高速な動的命令スケジューリング方式
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概要
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スーパースケーラは,動的命令スケジューリングのため,オペランドの有効性を追跡するwakeupと呼ぶロジックを持つ.本稿では,従来のタグに基づく連想処理ではなく,命令間の依存関係を直接的に表現するRAMを用読み出すことでwakeupを実現する方式と,その遅延をIPCに対するペナルティに転化する手法を示す.実在する.18μm CMOSプロセスのデザイン・ルールに基づいてこのロジックを設計し,回路の面積を求め,Hspiceによって遅延を測定した.また,シミュレーションによって,ペナルティを測定した.その結果,3%以下のペナルティを代償に,2GHzを越える最高動作周波数を達成できることが分かった.
- 一般社団法人情報処理学会の論文
- 2001-03-08
著者
-
富田 眞治
京都大学情報学研究科
-
五島 正裕
京都大学情報学研究科
-
森 眞一郎
京都大学情報学研究科
-
縣 亮慶
京都大学情報学研究科
-
中島 康彦
京都大学経済学研究科
-
北村 俊明
京都大学総合情報メディアセンター
-
ハイハー グェン
京都大学情報学研究科
-
西野 賢悟
京都大学
-
西野 賢悟
京都大学情報学研究科
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