CPUの待ち時間を削減するDRAMメモリシステムの提案
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概要
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計算機の情報処理能力向上にはDRAMアクセスの高速化が必須である。ここでは、キャッシュの特徴を有効に利用してCPUの待ち時間を短縮するDRAMメモリシステムを提案する。このメモリシステムは算術アドレス変換方式と擬似2ポートDRAMで構成される。算術アドレス変換方式はDRAMへの連続するアクセスを異なるバンクへ分散させて、インターリーブ技術で高速化させる技術であり、擬似2ポートDRAMはキャッシュ内容の置き換え時のライトバックアクセスを高速に処理する技術である。ベンチマーク解析により、CPUが待たされる時間の期待値は、全体のアクセスを通じて38%、ライトバック後に関して43%に短縮されることがわかった。その結果、ベンチマークの終了時間は平均14.3%高速化することがわかった。
- 社団法人電子情報通信学会の論文
- 2000-04-14
著者
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水野 弘之
(株)日立製作所中央研究所
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水野 弘之
株式会社日立製作所中央研究所
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渡部 隆夫
日立中央研究所
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渡部 隆夫
日立製作所中央研究所
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水野 弘之
日立製作所中央研究所
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菅野 雄介
日立製作所中央研究所
-
渡部 隆夫
日立製作所中央研究所 ソリューションlsi研究センタulsi研究部
-
菅野 雄介
(株)日立製作所中央研究所
-
菅野 雄介
日立製作所 中央研究所
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水野 弘之
日立製作所 中央研究所
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