Test Architecture Optimization for System-on-a-Chip under Floorplanning Constraints(Test)(<Special Section>VLSI Design and CAD Algorithms)

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概要

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• In this paper, a test architecture optimization for system-on-a-chip under floorplanning constraints is proposed. The models of previous test architecture optimizations were too ideal to be applied to industrial SOCs. To make matters worse, they couldn't treat topological locality of cores, that is, floorplanning constraints. The optimization proposed in this paper can avoid long wires for TAMs in consideration of floorplanning constraints and finish optimizing test architectures within reasonable computation time.

• 社団法人電子情報通信学会の論文
• 2004-12-01

著者

• Murakami Kazuaki

  The Authors Are With The Department Of Computer Science And Communication Engineering Kyushu Univers

• Murakami Kazuaki

  Kyushu

• Murakami Kazuaki

  Dept. Of Informatics

• Murakami K

  Department Of Informatics Kyushu University

• Sugihara M

  Department Of Information And Computer Sciences Toyohashi University Of Technology

• Matsunaga Y

  Fujitsu Laboratories Ltd.

• SUGIHARA Makoto

  Institute of Systems & Information Technologies

• MATSUNAGA Yusuke

  Dept. of Info. Sci. and Elec. Eng., Kyushu University

• Sugihara Makoto

  Toyohashi Univ. Technol. Toyohashi‐shi Jpn

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