Dynamically Variable Line-Size Cache Architecture for Merged DRAM/Logic LSIs

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概要

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• This paper proposes a novel cache architecture suitable for merged DRAM/logic LSIs, which is called "dynamically variable line-size cache(D-VLS cache)." The D-VLS cache can optimize its line-size according to the characteristic of programs, and attempts to improve the performance by exploiting the high on-chip memory bandwidth on merged DRAM/logic LSIs appropriately. In our evaluation, it is observed that an average memory-access time improvement achieved by a direct-mapped D-VLS cache is about 20% compared to a conventional direct-mapped cache with fixed 32-byte lines. This performance improvement is better than that of a doubled-size conventional direct-mapped cache.

• 社団法人電子情報通信学会の論文
• 2000-05-25

著者

• Inoue K

  Kwansei Gakuin Univ. Sanda Jpn

• Murakami Kazuaki

  The Authors Are With The Department Of Computer Science And Communication Engineering Kyushu Univers

• Murakami Kazuaki

  Kyushu

• Inoue K.

  Univ. Tokyo Tokyo Jpn

• Inoue K

  Semiconductor Group System-lsi Div. Mitsubishi Electric Co.

• Murakami K

  Department Of Informatics Kyushu University

• Inoue K

  Univ. Tokyo Tokyo Jpn

• Ito Kosei

  Graduate School Of Agricultural Science Tohoku University

• KAI Koji

  The author is with the Institute of Systems & Information Technologies

• Kai Koji

  Institute Of Systems & Information Technologies

• INOUE Koji

  The authors are with the Department of Computer Science and Communication Engineerintg, Kyushu Unive

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